英特尔封装，最新路线图 - 篮球数据解读

先进的封装技术已成为高端CPU与GPU设计的核心组成部分，英特尔旗下的多数高端客户端及数据中心CPU均依赖于其嵌入式多芯片互连桥（EMIB）与Foveros技术。然而，这两项先进封装技术的发展方向何在？在探讨其未来趋势前，我们先回顾它们当前的状况。

尽管英特尔的先进封装历程始于2017年的Kaby Lake-G CPU与Stratix 10 FPGA，当时封装技术尚未像如今这般备受关注。但英特尔与业界同行持续推动这些技术的进步，早在2020年，英特尔便率先公布了多芯片处理器的详细路线图，涵盖其2.5D与3D集成技术——EMIB与Foveros。在经历最初10nm工艺技术的挫折后，英特尔明确表示，其多芯片战略是一种可持续的方式，能以经济高效且可预测的节奏提升性能与功能。

虽然不能说英特尔所有多芯片项目都取得了成功，但可以肯定的是，近年来英特尔推出的绝大多数客户端与数据中心CPU产品均采用多芯片设计，并依赖于EMIB与Foveros先进封装技术。

事实上，随着英特尔先进封装路线图的演进，EMIB与Foveros不仅更趋成熟以满足需求，也变得更简化，以覆盖对成本敏感的产品。这两大封装技术的另一特点是，它们不再是相对独立的技术。在许多情况下，它们彼此互补，并与英特尔即将推出的工艺技术相辅相成，成为未来产品的关键组成部分。最终目标是利用EMIB与Foveros Direct 3D技术制造12个光罩大小的系统级封装，但英特尔尚未完全实现这一目标，因此我们来看看当前所处位置及未来方向。

EMIB：绝妙的桥梁及其位置

自2017年进入大规模生产以来，英特尔的EMIB技术已发生巨大变化。最初，它只是一种无需使用昂贵硅中介层即可连接相邻芯片的相对简单方法，如今已发展为用于数据中心处理器的复杂封装技术，并将助力制造尺寸是光罩12倍的大型AI加速器，这些加速器拥有数十个硅桥、超过24个HBM堆叠及先进的供电技术。

EMIB的基本理念在首次推出近十年后依然未变。英特尔并未将计算与存储芯片置于大型硅中介层上，而是将微型硅桥嵌入有机封装基板中，仅在需要高密度芯片间连接的地方嵌入。这减少了硅的使用量，并允许封装的其余部分使用传统基板布线与更小的凸点间距。早期的EMIB实现采用55微米的第一层互连凸点间距，英特尔随后将其缩小到45微米。最近的路线图显示，凸点间距将进一步缩小到约36微米，最终达到25微米，这将显著增加芯片边缘可容纳的连接数量。

除了缩小FLI凸点间距与提高连接密度外，英特尔还在桥接器本身增加了功能。EMIB-M在桥接器中集成了金属-绝缘体-金属电容器，以改善供电并抑制计算芯片附近的电压波动。更新的EMIB-T通过添加硅通孔进一步扩展了这一概念，使电力能垂直穿过桥接器，无需绕行更长路径。这对数千瓦级系统级封装与HBM4级内存子系统至关重要，因为电流密度与电源完整性是封装的主要限制因素。

此类系统级封装不仅结构复杂，而且尺寸庞大，因此英特尔的EMIB技术不断发展以支持更大的设计。首先，更小的FLI间距提高了构建更大SiP所需的互连密度；其次，EMIB-M解决了大型处理器带来的电源完整性问题；第三，EMIB-T简化了电源布线，降低了阻抗并减少了噪声，随着更高速度的UCIe总线普及，这些优势将变得更加重要。

英特尔持续推进EMIB技术发展，使其能从本世纪初80×80毫米封装上4倍光罩尺寸的SiP，发展到如今120×120毫米封装上接近8倍光罩尺寸的SiP，未来甚至能实现120×180毫米封装上更大的12倍光罩尺寸的SiP。

最终，英特尔计划将更细间距的EMIB技术与玻璃芯基板相结合。与有机材料相比，玻璃具有更好的稳定性与更低的翘曲度，这在封装尺寸不断增大的情况下变得愈发重要。玻璃很可能成为EMIB技术最重要的进步之一，因为它将在性能与尺寸等多个方面带来改进。

英特尔表示，EMIB-T正按计划推进，将于2027年实现量产，其良率与可靠性均达到预期目标。如果产能爬坡按计划进行，EMIB将从硅中介层的替代方案发展为英特尔晶圆代工构建大规模人工智能系统的关键技术之一。

英特尔首席执行官陈立步在2026年8月的财报电话会议上表示：“客户对EMIB-T的兴趣依然非常高——这项技术极具吸引力，能为先进的AI芯片解决方案提供目前主流产品无法实现的功能。我们的EMIB-T订单积压持续增长，良率与可靠性均达到预期目标，我们正专注于将这项技术大规模、高质量地交付，以支持客户在2027年实现产能爬坡。”

英特尔正从多个方向同时扩展EMIB：更小的互连间距、更多的桥接层、更大的基板、更高的供电密度、更快的内存接口以及尺寸显著增大的SiP。英特尔正式将EMIB定位为一种经济高效的先进封装技术，它在有机基板中使用局部硅桥接层来实现逻辑到逻辑与逻辑到HBM的连接，而不是像台积电CoWoS-S等解决方案那样使用大型硅中介层。同时，某些应用可以从大型刚性中介层或柔性有机重分布层中介层中受益。为了满足这些应用的需求，英特尔的Foveros产品组合包括Foveros-S、Foveros-R与Foveros-B，它们分别更直接地对应于台积电的CoWoS-S、CoWoS-R与CoWoS-L封装技术。

Foveros 2.5D：封装的百变玩法

英特尔的Foveros封装技术正从2019年随Lakefield处理器推出的原始晶圆芯片封装技术发展为广泛的2.5D与3D集成技术系列，旨在满足从对成本敏感的客户端处理器到大型HPC与AI系统等各种需求。

最初的Foveros技术采用基于22FFL的有源硅基芯片，通过硅通孔与面对面键合方式连接有源芯片。英特尔的Lakefield与Ponte Vecchio处理器采用有源基芯片与36微米微凸点间距，而Meteor Lake、Arrow Lake与Panther Lake则采用无源基芯片与36微米微凸点间距。

自2019年至2023年推出采用有源与无源基芯片的Foveros技术以来，英特尔还对Foveros技术进行了多样化开发，以满足不同的成本与集成需求。最新的Foveros 2.5D路线图将于2025年中期发布，它将Foveros的功能远远超出其最初的水平：其目标是间距小于25 µm，凸点密度从每平方毫米772个连接增加到1,600个连接，芯片间互连功耗为0.15 pJ/bit。

目前，最先进且经过量产验证的Foveros 2.5D技术是Foveros-S。这项封装技术将多个芯片放置在硅中介层上，目前支持最多四个光罩的封装，低于台积电CoWoS-S。由于Foveros-S本质上是2019年Foveros技术的升级版，英特尔声称其自2019年以来已实现量产，这并非夸张。然而，展望未来，Foveros-S将在多个方面发展，包括更大的封装尺寸、更高的互连密度与更高效的互连电源效率。

Foveros-R完全移除了硅中介层，并采用扇出型RDL技术来优化成本与互连密度。英特尔表示，该实现方案最多可使用三个重分布层。该方法旨在平衡成本与互连密度，并通过UCIe实现来自不同来源的芯片组的异构集成。与英特尔现有的Foveros 2.5D系列的其他成员一样，该技术采用36微米微凸点间距，但其设计支持小于25微米的间距，以及从772个/平方毫米到1600个/平方毫米的凸点密度扩展，芯片间互连功耗为0.15 pJ/比特。英特尔表示，Foveros-R将于2027年实现量产。

Foveros-B将这一概念扩展到更大、更复杂的AI/HPC设计领域。该技术并非依赖于完整的硅中介层，而是将RDL与局部主动或被动硅桥相结合，仅在需要的地方提供高密度连接。这为英特尔提供了一种介于纯RDL实现与大型硅中介层之间的中间方案，同时也使其成为台积电CoWoS-R的直接竞争对手。

需要注意的是，英特尔并未明确表示Foveros-B使用了EMIB桥接器，但考虑到其微凸点间距相似，且未来计划采用有源局部桥接器，Foveros-B的桥接器很可能与EMIB-M与EMIB-T桥接器非常相似。如果Foveros-B确实可以使用EMIB桥接器，那么未来的Foveros-B设计也可能集成缓存解耦、集成电压调节器或MIM电容。

至于互连密度与功耗，Foveros-B的设计目标是支持小于25微米的间距，凸点密度最高可达1600个/平方毫米，芯片间互连功耗为0.15皮焦/比特。不过，英特尔尚未透露Foveros-B何时能投入商业生产，因此其具体规格仍有待观察。

凭借EMIB与Foveros 2.5D产品组合，英特尔能满足广泛的应用需求，但英特尔的扩展步伐并未止步。除了EMIB或Foveros 2.5D实现的2.5D横向扩展外，英特尔还可利用其Foveros 3D与EMIB 3.5D封装技术将芯片堆叠在一起。

Foveros Direct 3D：将采用铜材质

与沿用数十年的简单封装堆叠技术不同，高密度互连的3D堆叠技术本质上是将独立的芯片整合为同一紧密耦合芯片的多个部分，从而提高带宽、降低延迟、减少互连功耗并缩小芯片尺寸。其挑战在于如何在保持良率、供电、信号完整性以及——或许最为重要的——将堆叠内部芯片的热量散发出去的同时，制造数千个芯片间极其精细的连接。

英特尔Foveros路线图中最重要的架构革新是Foveros Direct 3D，它将连接方式从基于微凸点的互连转向直接铜对铜混合键合。传统的微凸点尺寸无法无限缩小，因为焊料凸点需要足够的尺寸来保证生产良率与可靠性，而焊料本身会引入额外的电阻与寄生效应。Foveros Direct 3D完全摒弃了焊料，直接将一个芯片上的铜焊盘与另一个芯片上的铜焊盘键合在一起，从而实现了小于10微米的互连间距——比传统的微凸点技术精细10倍。

英特尔声称，Foveros Direct 3D技术可实现小于10微米的键合间距、高达每平方毫米10,000个连接的互连密度，以及低于0.05皮焦/比特的芯片间互连功耗。如此高密度的连接缩短了堆叠芯片之间的信号路径，提高了带宽，降低了延迟，并减少了数据传输所需的能量。除了电气方面的优势外，直接键合还能在芯片之间形成更连续的热路径。英特尔表示，与传统封装相比，这可以改善散热，而垂直堆叠逻辑电路会显著提高功耗密度，因此散热至关重要。

英特尔的Foveros Direct 3D键合接口支持背对背与面对面堆叠。此外，英特尔还介绍了芯片到晶圆以及晶圆到晶圆的键合技术。

正如英特尔提供的基于Foveros Direct 3D技术的系统级封装示意图所示，该技术比简单地将一个逻辑芯片堆叠在另一个逻辑芯片之上要灵活得多。该方法可以支持不同的芯片尺寸、多个堆叠层级，并且可以将采用不同工艺技术制造的芯片集成到一个系统级封装中。

英特尔的至强6+“Clearwater Forest”处理器是首款采用Foveros Direct 3D铜键合技术进行批量生产的产品，该技术将英特尔18A计算芯片连接到有源基片上。这款CPU采用第一代Foveros Direct 3D技术，铜键合间距为9微米。同时，英特尔计划在其第二代Foveros Direct 3D技术中将键合间距缩小至3微米。为了更直观地理解这些数字，台积电2023年推出的第一代SoIC芯片支持9微米的间距，而最新一代于2025年量产的SoIC芯片的键合间距为6微米。台积电预计到2029年将SoIC的互连间距缩小至4.5微米。

EMIB 3.5D：万物同时呈现于各个角落

最后，Foveros与EMIB不必独立运行。英特尔可以将Foveros 2.5D或Foveros Direct 3D与基板嵌入式EMIB桥接器结合，打造其所谓的EMIB 3.5D，以构建其终极产品。在该架构中，Foveros在各个芯片组件内提供高密度的局部2.5D或3D连接，而EMIB则在这些模块之间提供高带宽的水平连接，本质上是用更小的SiP构建一个大型系统级封装。英特尔表示，各个SiP可以完全相同以达到相同的性能水平，也可以各不相同以实现不同的功能。

EMIB与Foveros的结合尤为重要，因为它使英特尔能在不将整个系统置于单个大型硅中介层的情况下，实现水平与垂直方向的扩展。英特尔表示，EMIB 3.5D能实现比现有基于硅中介层技术所能容纳的更大的硅表面积。英特尔首次使用EMIB 3.5D构建了其Ponte Vecchio计算GPU，该GPU集成了47个采用五种工艺节点制造的有源芯片，包含超过1000亿个晶体管。尽管英特尔的数据中心GPU Max算不上大获成功，但它无疑展示了英特尔在先进封装技术方面的实力。

展望未来，EMIB 3.5D架构与Foveros Direct 3D结合使用将更具前景。两者结合将使英特尔能利用超高密度垂直铜对铜连接构建紧密耦合的计算模块，然后使用EMIB横向连接多个模块，从而实现复杂处理器的垂直与水平扩展。然而，令人惊讶的是，英特尔决定不在其下一代至强“Diamond Rapids”处理器中使用EMIB 3.5D：虽然该CPU使用Foveros Direct 3D进行垂直集成，但横向互连则采用UCIe-S连接。

Multi-die的展望

虽然英特尔的EMIB与Foveros技术最初是为了满足不同类型的扩展需求而推出的，但该公司正在将它们发展成为一个互补的平台，可以横向与纵向扩展复杂的处理器。

EMIB正朝着更小的互连间距、垂直供电、玻璃基板以及超过12个光罩、24层以上HBM堆叠的封装方向发展，而不断扩展的Foveros产品系列则涵盖了从2.5D集成到超高密度Foveros Direct 3D混合键合的各个层面。事实上，Foveros Direct 3D已经能实现小于10微米的铜对铜连接，并且正朝着更小的间距迈进。在探讨这些封装技术的性能表现时，我们注意到其演进节奏与NBA攻防效率的平衡策略有相似之处，都需要在多个维度上协调优化。

同时，EMIB 3.5D将垂直堆叠的模块与横向EMIB连接相结合，无需使用巨大的硅中介层即可创建大型异构系统级封装，从而实现终极AI与HPC应用。

值得注意的是，目前英特尔还没有晶圆级系统平台来实现类似Cerebras WSE与Tesla Dojo的晶圆级处理器，但这也可以理解，因为目前对这类技术的需求非常有限，而且明天可能也不会大幅增长。

本文来自微信公众号“半导体行业观察”，作者：Anton Shilov，36氪经授权发布。